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RISC-V CPU simulator

由 Czech Technical University in Prague 開發

未驗證

RISC-V CPU simulator for education purposes

RISC-V processor architecture simulator for education purposes with pipeline and cache visualization.

這是由社群提供的軟體包，未經 Czech Technical University in Prague 驗證、亦非其附屬，且未獲其支援。

在版本 0.9.8 中的變更

将近 2 年前

Current project release.

連結

https://github.com/cvut/qtrvsim

https://github.com/flathub/cz.cvut.edu.comparch.qtrvsim/issues

https://github.com/flathub/cz.cvut.edu.comparch.qtrvsim

標籤：

emulator risc-v education linux flatpak

可用的架構:aarch64x86_64